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Ficha CTI Vitae
MORALES VILLANUEVA AURELIO FEDERICO

Ingeniero Electrónico colegiado con experiencia en preventa, postventa y administración de proyectos de infraestructura de comunicaciones de datos y plataformas de cómputo en empresas transnacionales del sector telecomunicaciones. Docente universitario, con especialización en ingeniería de computadoras, con experiencia en investigación, dictado de cursos de pre-grado y post-grado en la carrera de ingeniería electrónica.

Fecha de última actualización: 19-01-2025
 
Código de Registro:   P0010626
Ver:   Ficha Renacyt
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Scopus Author Identifier: 55634059000
Fecha:  10/09/2018

Datos Personales

    Fuente
Apellidos : MORALES VILLANUEVA
Nombres: AURELIO FEDERICO
Género: MASCULINO
Nacionalidad: PERÚ

Datos Actuales

Pagina web personal: https://aureliomoralesv.github.io/
Pais de residencia: Perú

Experiencia Laboral

Institución Cargo Descripción del cargo Cargo en I+d+i Fecha Inicio Fecha Fin
UNIVERSIDAD NACIONAL DE INGENIERIA UNI DIRECTOR DE ESCUELA PROFESIONAL DE ING. DE TELECOMUNICACIONES Docente Investigador Mayo 2017 Noviembre 2019
TELEFÓNICA DEL PERÚ SA INGENIERO PREVENTA - SECTOR GOBIERNO Ingeniero Preventa Sectorial, responsable de la elaboración de propuestas técnicas y económicas sobre infraestructura y servicios de comunicaciones de datos para el sector gobierno (Defensa, Justicia, ONP). Participación en concursos y licitaciones públicas. Mayo 2006 Enero 2008
TELEFONICA EMPRESAS PERU S.A.A. ING. SENIOR SOPORTE DE OPERACIONES Ingeniero Senior Soporte de Operaciones, responsable de la administración de proyectos de soporte de plataformas de cómputo SUN (servidores, almacenamiento) para las empresas del grupo Telefónica en el Perú. Responsable de la administración de los contratos de soporte (clientes y proveedor de servicios) y soporte de 1er. nivel en caso de averías. Setiembre 2001 Abril 2006
TELEFONICA SISTEMAS, SUC. DEL PERU S.A. JEFE DE PROYECTOS Jefe de Proyectos, responsable de la preventa de proyectos de infraestructura de comunicaciones de datos para el grupo Telefónica en el Perú. Jefe de Proyectos (desde Enero 1999 hasta Agosto 2001). Ingeniero de Proyectos (desde Enero 1998 hasta Diciembre 1998). Ingeniero de Sistemas (desde Julio 1996 hasta Diciembre 1997) Julio 1996 Agosto 2001

Experiencia Laboral como Docente

Institución Tipo Institución Tipo Docente Descripción del cargo Fecha Inicio Fecha Fin
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Universidad Ordinario-Principal Junio 2012 A la actualidad
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Universidad Ordinario-Asociado Marzo 1999 Mayo 2012
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Universidad Contratado Abril 1994 Febrero 1999
PONTIFICIA UNIVERSIDAD CATOLICA DEL PERU Universidad Contratado Marzo 1994 Agosto 1995
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Universidad Contratado Octubre 1985 Setiembre 1992

Experiencia como Asesor de Tesis

Universidad Tesis Tesista(s) Repositorio Fecha Aceptación de Tesis
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Licenciado / Título VICTOR ALFREDO BRICEÑO SANCHEZ Julio 2009
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Magister FERNANDO TAGLE CARBAJAL Abril 2001
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Licenciado / Título JUAN JORGE GONZALES TELLO Mayo 2018
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Licenciado / Título LUIGHI ANTHONY VITON ZORRILLA Mayo 2018
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Magister WILLY VARGAS MATEOS Agosto 2018
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Licenciado / Título JAIRO WALBER ABDALA CASTRO Mayo 2024

Experiencia como evaluador y/o formulador de proyectos

Tipo de experiencia Ańo Tipo de proyecto Entidad financiadora Nombre del concurso Metodología de evaluación Monto proyecto (USD)
Experiencia como Evaluador 2015 Proyectos de investigación aplicada FONDO NACIONAL DE DESARROLLO CIENTIFICO, TECNOLOGICO Y DE INNOVACION TECNOLOGICA - FONDECYT Sistema de control y monitoreo de deslizamientos usando interferometría de radar, para la predicción, alerta y mapeo de zonas de derrumbes, huaycos, colapso de estructuras, aplicado a la prevención y mitigación de desastres Evaluador único/individual 158985.0
Experiencia como Evaluador 2015 Proyectos de investigación aplicada FONDO NACIONAL DE DESARROLLO CIENTIFICO, TECNOLOGICO Y DE INNOVACION TECNOLOGICA - FONDECYT Desarrollo e implementación de un sistema de monitoreo ambulatorio con tecnología celular para la detección oportuna de arritmias y eventos coronarios: una contribución para el diagnóstico precoz a cardiopatías en el Perú Evaluador único/individual 112522.0

Formación Académica (Fuente: SUNEDU)

Grado Título Centro de Estudios País de Estudios Fuente
LICENCIADO / TÍTULO TITULO PROFESIONAL DE INGENIERO ELECTRONICO UNIVERSIDAD NACIONAL DE INGENIERÍA PERÚ
LICENCIADO / TÍTULO MAESTRO EN INGENIERIA ELECTRONICA UNIVERSIDAD NACIONAL DE INGENIERÍA PERÚ
BACHILLER BACHILLER EN INGENIERIA ELECTRONICA UNIVERSIDAD NACIONAL DE INGENIERÍA PERÚ
DOCTORADO GRADO DE DOCTOR EN FILOSOFÍA - ESPECIALIDAD: INGENIERÍA ELÉCTRICA Y COMPUTACIÓN UNIVERSITY OF FLORIDA ESTADOS UNIDOS
MAGISTER GRADO DE MAGÍSTER EN CIENCIAS - ESPECIALIDAD: INGENIERÍA ELÉCTRICA STATE UNIVERSITY OF NEW YORK AT BUFFALO ESTADOS UNIDOS

Formación Académica (Fuente: Manual)

Grado Título Centro de Estudios País de Estudios Fecha de inicio Fecha fin Fuente

Estudios Técnicos

Centro de estudios Carrera Fecha de Inicio Fecha de fin

Estudios académicos y/o técnicos superiores en curso

Centro de estudios Carrera Tipo de estudios Fecha de inicio

Formación Complementaria

Centro de estudios Capacitación complementaria Frecuencia Cantidad País de estudio Fecha de inicio Fecha fin
UNIVERSIDAD TECNOLOGICA DEL PERU S.A.C. O UTP S.A.C. SEMINARIO INTERNACIONAL “CODISEÑO HARDWARE/SOFTWARE” HORAS 20 Perú Setiembre 2003 Setiembre 2003
UNIVERSIDAD NACIONAL DE INGENIERIA UNI CURSO: NUEVAS TENDENCIAS EN EL DESARROLLO DE PROYECTOS ELECTRÓNICOS EMPLEANDO FPGA HORAS 60 Perú Julio 2008 Agosto 2008
UNIVERSIDAD NACIONAL DE INGENIERIA UNI CURSO: CREACIÓN DE APLICACIONES PARTICIONADAS HW/SW CON FPGAS HORAS 42 Perú Marzo 2008 Abril 2008
TELEFONICA MOVILES S.A CURSO: 3ER COLARIS, FIRST TECHNICAL COLLOQUIUM 2007 DIAS 2 Perú Octubre 2007 Octubre 2007
UNIVERSIDAD PERUANA DE CIENCIAS APLICADA II DIPLOMADO DE ESPECIALIZACIÓN EN GERENCIA DE PROYECTOS: PROGRAMA DE CERTIFICACIÓN PMI HORAS 100 Perú Julio 2004 Setiembre 2004
COLEGIO DE INGENIEROS DEL PERU 2DO. CONGRESO NACIONAL DE INGENIERÍA ELECTRÓNICA Y TELECOMUNICACIONES – CONIET 2007 DIAS 2 Perú Setiembre 2007 Setiembre 2007
ORGANISMO SUPERVISOR DE INVERSIÓN PRIVADA EN TELECOMUNICACIONES (OSIPTEL) IX CURSO DE ESPECIALIZACIÓN EN TELECOMUNICACIONES - OSIPTEL HORAS 100 Perú Enero 2005 Marzo 2005
ABDUS SALAM INTERNATIONAL CENTRE FOR THEORETICAL PHYSICS (ICTP) MICROPROCESSOR LABORATORY: THIRD REGIONAL COURSE ON ADVANCED VLSI DESIGN TECHNIQUES HORAS 165 Perú Noviembre 2000 Diciembre 2000
UNIDAD EJECUTORA 002 - INICTEL-UNI TALLER DE REDES IP AVANZADAS: ENRUTAMIENTO ESTÁTICO Y DINÁMICO DIAS 4 Perú Febrero 2009 Febrero 2009
UNIDAD EJECUTORA 002 - INICTEL-UNI CERTIFICATE IN DATA CENTRE HORAS 30 Perú Agosto 2016 Agosto 2016
UNIVERSIDAD NACIONAL DE INGENIERIA UNI ESSENTIALS OF FPGA DESIGN HORAS 14 Perú Diciembre 2016 Diciembre 2016
UNIVERSIDAD NACIONAL DE INGENIERIA UNI STATIC TIMING ANALYSIS AND XILINX DESIGN CONSTRAINTS HORAS 21 Perú Diciembre 2016 Diciembre 2016
UNIVERSIDAD NACIONAL DE INGENIERIA UNI EMBEDDED SYSTEMS DESIGN HORAS 14 Perú Diciembre 2016 Diciembre 2016
UNIVERSIDAD NACIONAL DE INGENIERIA UNI PARTIAL RECONFIGURATION TOOLS AND TECHNIQUES HORAS 14 Perú Diciembre 2016 Diciembre 2016
UNIDAD EJECUTORA 002 - INICTEL-UNI INTRODUCCION A LA COMPUTACION DE ALTO RENDIMIENTO HORAS 30 Perú Mayo 2017 Junio 2017
UNIVERSIDAD NACIONAL DE INGENIERIA UNI TELECOMUNICACIONES Y MICROCONTROLADORES CON SISTEMAS DIDACTICOS LN DIAS 4 Perú Agosto 2017 Agosto 2017
UNIVERSIDAD NACIONAL DE INGENIERIA UNI ADMINISTRACIÓN DE ALMACENAMIENTO G400 Y SERVIDORES CB2500 DE HITACHI HORAS 25 Perú Julio 2019 Julio 2019

Idiomas

Idioma Lectura Conversación Escritura Forma de aprendizaje Lengua Materna
ITALIANO BÁSICO BÁSICO BÁSICO Estudio Instituto NO
INGLES AVANZADO INTERMEDIO AVANZADO Estudio Instituto NO

Línea de investigación

Área Sub área Disciplina Temática Ambiental Temática Médica y de la Salud
Ingeniería y Tecnología Ingenierías Eléctrica, Electrónica e Informática Hardware y arquitectura de computadores
Ingeniería y Tecnología Ingenierías Eléctrica, Electrónica e Informática Ingeniería eléctrica y electrónica
Ingeniería y Tecnología Ingenierías Eléctrica, Electrónica e Informática Telecomunicaciones

Producción científica

Tipo Producción Título Autor Año de Producción DOI Revista Fuente Cuartil de ScimagoJR o JCR*
Journal - Article Uncertainty Evaluation of a Gas Turbine Model Based on a Nonlinear Autoregressive Exogenous Model and Monte Carlo Dropout Cajahuaringa, Armando | Palacios, Ruben Aquize | Villanueva, Juan M. Mauricio | Morales-Villanueva, Aurelio | Machuca, Jose | Contreras, Juan | Bautista, Kiara Rodriguez 2024 10.3390/S24020465 SENSORS 2024: No disponible**, 2020: Q1
Conference Paper Exploring Dynamic Partial Reconfiguration in a Tightly-coupled Coprocessor Attached to a RISC-V Soft-processor on a FPGA Castro J.W.A. 2021 10.1109/INTERCON52678.2021.9532810
Conference Paper Relocation of hardware tasks across networked partially reconfigurable FPGAS Villanueva A.M. 2017 10.1109/ECON.2017.8247305
Conference Paper Configuration prefetching and reuse for preemptive hardware multitasking on partially reconfigurable FPGAs Morales-Villanueva A. 2016 10.3850/9783981537079_0486
Conference Paper Partial Region and Bitstream Cost Models for Hardware Multitasking on Partially Reconfigurable FPGAs Morales-Villanueva A. 2015 10.1109/IPDPSW.2015.148 Proceedings - 2015 IEEE 29th International Parallel and Distributed Processing Symposium Workshops, IPDPSW 2015 No Aplica
Conference Paper HTR: On-chip hardware task relocation for partially reconfigurable FPGAs Morales-Villanueva A. 2013 10.1007/978-3-642-36812-7_18 Lecture Notes in Computer Science No Aplica
Conference Paper On-chip context save and restore of hardware tasks on partially reconfigurable FPGAS Morales-Villanueva A. 2013 10.1109/FCCM.2013.13 Proceedings - 21st Annual International IEEE Symposium on Field-Programmable Custom Computing Machines, FCCM 2013 No Aplica
Article DISEÑO E IMPLEMENTACIÓN DE UNA RED NEURONAL EN UN FPGA PARA RECUPERACIÓN DE PATRONES Morales Villanueva, Aurelio 2007 No Aplica
Article INCREMENTO DE LA CAPACIDAD DE UN SISTEMA CELULAR JERÁRQUICO CDMA POR LA ASIGNACIÓN A CELDAS BASADA EN LA MOVILIDAD DE LOS USUARIOS Morales V., Aurelio 2002 No Aplica
MasterThesis Diseño de un analizador lógico de 16 canales basado en un Microprocesador Morales Villanueva, Aurelio Federico 1991 No Aplica

* Sólo se presentan los cuartiles para la producción tipo artículos y review.

** Cuartil no disponible para el año de la publicación.

*** La revista no tiene cuartil en el año de la publicación.


Otras Producciones

Tipo de Producción Título Año de Producción Título de la fuente
ARTÍCULO EN REVISTA CIENTÍFICA Diseño y construcción de un analizador lógico de 16 canales basado en un microprocesador 1992 TECNIA
ARTÍCULO EN CONGRESO Diseño e Implementación de un CPU RISC Superescalar en un FPGA para Enseñanza e Investigación 2011
CAPÍTULO DE LIBRO HTR: On-Chip Hardware Task Relocation for Partially Reconfigurable FPGAs, on Reconfigurable Computing: Architectures, Tools and Applications, Lecture Notes on Computer Science (LNCS) volume 7806 2013

Proyectos de Investigación

Tipo Proyecto Título Descripción Institución Fecha de Inicio Fecha Fin Inv. Principal Área OCDE
Compresión de imágenes utilizando la Transformada de Hadamard sobre un FPGA El proyecto consiste en implementar el proceso completo de compresión y descompresión de imágenes en escala de grises con un tamaño de hasta 256x256 con distintos niveles de compresión sobre un FPGA, en este caso el Cyclone II de Altera. UNIVERSIDAD NACIONAL DE INGENIERIA UNI Noviembre 2008 Febrero 2009 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Encriptación de información utilizando un cifrador basado en la teoría del caos e implementado en un FPGA El proyecto consiste en el diseño e implementación en hardware y software de un cifrador en un dispositivo FPGA basado en la generación de números seudo aleatorios insertados como claves dentro de un criptosistema caótico. UNIVERSIDAD NACIONAL DE INGENIERIA UNI Noviembre 2008 Febrero 2009 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Diseño e Implementación de un CPU RISC Superescalar en un FPGA para Enseñanza e Investigación El proyecto consiste en el estudio, diseño e implementación del hardware de un CPU RISC Superescalar en un dispositivo FPGA para fines de enseñanza e investigación a nivel de postgrado. UNIVERSIDAD NACIONAL DE INGENIERIA UNI Junio 2008 Noviembre 2008 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Diseño e implementación de un CPU RISC de 32 Bits en un FPGA El proyecto consiste en el estudio, diseño e implementación del hardware de un CPU RISC de 32 bits en un dispositivo FPGA para fines de enseñanza a nivel de postgrado. UNIVERSIDAD NACIONAL DE INGENIERIA UNI Abril 2008 Junio 2008 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Diseño e Implementación de una Red Neuronal en un FPGA para Recuperación de Patrones El proyecto consiste en el estudio, diseño e implementación del hardware y software de una red neuronal artificial en un dispositivo FPGA para la recuperación de patrones difusos, a partir de una base de datos de conocimiento de patrones previamente definidos por el usuario. UNIVERSIDAD NACIONAL DE INGENIERIA UNI Enero 2008 Marzo 2008 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
On-Chip Hardware Task Relocation for Partially Reconfigurable FPGAs Partial reconfiguration (PR) enables shared FPGA systems to time multiplex hardware tasks in partially reconfigurable regions (PRRs). To fully exploit PR, preempted tasks should resume execution in any PRR. This preemption/resumption requires saving/restoring the preempted task’s execution context and relocating the task to another PRR. We propose on-chip hardware task relocation (HTR) software, which enables a task’s execution state to be saved, relocated to, and restored in any PRR. UNIVERSITY OF FLORIDA Enero 2012 Julio 2013 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
On-Chip Context Save and Restore of Hardware Tasks on Partially Reconfigurable FPGAs Partial reconfiguration (PR) of FPGAs enables hardware tasks to time multiplex PR regions (PRRs. Time multiplexing PRRs requires support for unloading/loading tasks and for resuming a task’s execution state. To resume a task’s execution state, the execution state (context) must be saved when the task is unloaded so that the execution state can be restored when the task resumes. We present a software-based, on-chip context save and restore (CSR) for PR-capable FPGAs. UNIVERSITY OF FLORIDA Enero 2012 Julio 2013 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Proyectos de investigación Modelado de una Turbina a Gas empleando Redes Neuronales Artificiales El proyecto consiste en implementar el modelado tipo caja negra de una Turbina a Gas a partir de un data set de datos reales y empleando Redes Neuronales Artificiales, minimizando las métricas de error entre la señal de salida real de la Turbina a Gas y la salida modelada UNIVERSIDAD NACIONAL DE INGENIERIA UNI Setiembre 2022 Julio 2024 RUBÉN AQUIZE PALACIOS Ingeniería y Tecnología

Proyectos importados de ORCID

Tipo de financiamiento Título Descripción Institución Fecha de Inicio Fecha de Fin

Derechos de Propiedad Intelectual

Título de la Propiedad Intelectual (PI) Tipo de PI Entidad donde se tramitó la PI País Nombre del propietario de la PI Trámite vía PCT Estado de la patente Número de registrode la PI Rol de participación Participación en los derechos de la PI

Productos de Desarrollo Industrial

Denominación Tipo de desarrollo Tipo de participación Estado del desarrollo Alcance del desarrollo Estado del uso del desarrollo Propietario del desarrollo

Distinciones y Premios

Institución Distinción Descripción País Web Referencia
FINCYT BECA PARA ESTUDIOS DE DOCTORADO EN EL EXTERIOR BECA PARA ESTUDIOS DE DOCTORADO EN ELECTRICAL AND COMPUTER ENGINEERING PERÚ http://www.fincyt.gob.pe/
COMISIÓN FULBRIGHT BECA PARA ESTUDIOS DE MAESTRIA EN ESTADOS UNIDOS BECA PARA ESTUDIOS DE MAESTRIA EN ELECTRICAL AND COMPUTER ENGINEERING ESTADOS UNIDOS
UNIDAD EJECUTORA 002 - INICTEL-UNI 2do. puesto en el Orden de Méritos XII Curso Internacional de Ingeniería de Comunicaciones Digitales PERÚ
ICPNA Beca Integral para estudio de Segunda Fase del programa de inglés Beca Integral para estudio de Segunda Fase del programa de inglés PERÚ
ICPNA 2do. puesto en aprovechamiento, Primera Fase del programa de Inglés 2do. puesto en aprovechamiento, Primera Fase del programa de Inglés PERÚ
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Ingreso gratuito y beca integral para estudios de Maestria en la UNI Ingreso gratuito y beca integral para estudios de Maestria en la UNI PERÚ
UNIVERSIDAD NACIONAL DE INGENIERIA UNI 2do. puesto de la promocion 1984-II de la especialidad de Ingenieria Electronica 2do. puesto de la promocion 1984-II de la especialidad de Ingenieria Electronica PERÚ
UNIVERSIDAD TECNOLOGICA DEL PERU S.A.C. O UTP S.A.C. Primer lugar en VII Concurso de Proyectos de Investigación y Desarrollo – VII COPIDE 2008 Primer lugar del concurso por el proyecto "Implementación de la Transformada Bidimensional de Hadamard en un FPGA" PERÚ
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